うーんそろそろSDRAMコントローラーも設計しなくては。 まだ理論的には楽そうだ。

min-max法なら、でグレードの大きさを変えてやるとか? というか要は重心を求めるんだから、重みが大きい入力のグレード大きくしてやればいいのか? あーわかんねーなー

たとえば入力からファジィを応用して目標値を決めてそれを、PID制御ループで制御するのはファジィ・PID制御になるんだろうか? どれか詳しい人教えて!!

くだらないがverilogのソースでDCMがDMCと書いているときが多々ある。 DCM：デジタル・クロック・マネージャー DMC：デトロイト・メタル・シティ 全然違うのにな。

値にもよるので最高の遅延がどのくらいかはまだ分からないけどこれだと16nsecくらい。 思ってたより早いしこれならシステムクロック(50Mhz)の1クロック待機でも大丈夫かも? とりあえず2クロックくらい待ってみる方向で、いこうと思う。たぶんほぼ遅延なし。

うーん遅延してない・・・・・ と思ったらプロジェクトの作り方が間違ってた。

当然というと当然なんだけど module multi( clk, a, b, c ); input clk; input [7:0]a; input [7:0]b; output [15:0]c; reg [7:0]ra; reg [7:0]rb; reg [7:0]c; always @(posedge clk) begin ra <= a; rb <= b; end assign c = a * b; endmodule この記述は…