HDL

今更ながら、HDLの勉強をしている。まぁ必要だからやっているのだが・・・

今回はverilogではなくVHDL、ぶっちゃけverilogもかなり忘れてるのでつらいが。
VHDLを少しやってみた感想として、verilogよりもわかりやすいんじゃない？とか思うところもある。
特にタイプ宣言とかはいいと思うし、プロセスでモジュール内（VHDLだとエンティティか）において部分ごとに設計できるのはごちゃごちゃにならず好ましく思う。（まぁ、verilogでも似たような事ができるかもしれませんが）

まぁ、確かにverilogに比べコード量は多くなるけど、実際にコードを書くにはVHDLの法がしっかりはしてる感じがする。

今の感じとしては、実装はVHDL、テストベンチはverilog,system-verilogとかはいいかもしれない。(まだやったこと無いけど）

今のところしたの二つで調べながらコーディングという感じ。

VHDLとVerilogプログラミングの基礎

VHDLによる論理合成の基礎―合成に向いたコーディングを考える

コーディングスタイルについてはVIVADOのデザインテンプレートを使い、なるべくそれに沿うように書く用にしている。
ここら辺は一回下記の本を読むべきか迷い中。

RTL設計スタイルガイド VHDL編―LSI設計の基本