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pcie タイミングエラー

ac701 pcie周りのタイミングエラーが取れず制約、合成オプション、インプリメントオプションをいじったりしてたが、どうしても取れない。

x4 gen2 設定だと、userclkが250MhzでWNSが-0.4ns~-1ns程度はでる。
example designだとギリギリクリアするが他社のコアをつけるとだめっぽい。

解決策としては、
・あきらめてx2にしてusrclkを下げる。
・バス幅を64bitから128bitにしてusrclkを下げる。

どちらにしてもusrclkにタイミングエラーが発生するので、usrclkが250Mhzだとタイミングエラーが起きる。

xilinxアンサーを見てもわりと問題が多い。
AR# 54643 - 7 Series Integrated Block for PCI Express - Vivado 2013.1 以降のバージョンのリリース ノートおよび既知の問題