async で同期ステージ３だと通信で20クロックくらいかかってしまうらしい。 しかもvalidとかが2回出てる時があるので、やっぱり非同期でやるのは良くない。

簡単なのはvivado のプロジェクトを使う方法だが、modelsimのguiを使いたくない場合や、systemverilogを使いたい場合があり、vivadoプロジェクトだとできないことがある。（できるかもしれないけど、とりあえず）modelsimは自分でdofileまたはmakefileを作っ…

HDLからのファイル操作は正直使いにくいのでDPI-Cを使いC言語でcsv形式でデータ出力、データ入力をする関数を作り、systemverilogでデータをまとめるtaskを作り、保存読み込みに対応させた。functionでDPI-Cを読み込ませてtaskでまとめるやり方でそれなりに…

IPインテグレータを使いたかったら、自力でインターコネクト作って4kbyteの塊にしてつなげるしかないか。

アドレス解決をどうするのか、IPを見ていただけではわからなかったが、どうやらAXIインターコネクトの内部にAXI crossbarがいてそいつでアドレスマッチング可能。vivadoの場合システムインテグレータでやると簡単そうだが、自作IPの取り込みが果たしてうまく…

DPI-C systemverilogの機能で、C（C++)でかかれた関数をverilogで実行する機能。（またはその逆） 環境 xilinxは残念ながら高いmodelsimを買わなくてはならないが、alteraだとmodelsim AEがあるため無料でも可能とのこと。あとは、windowsならばMinGW等が必…