資料 ZYBO-Embedded Linux Hands-on Tutorial日本語では FPGAの部屋 ZYBO用のEmbedded Linux チュートリアル１（IPのアップグレード） Embedded Linux® Hands-on Tutorial for the ZYBO をやってみた | Blog | Being a nerd engineer で詳しくかかれています…

zynqでlinuxを動かしたいためubuntuをインストールする。 T440sのパッドが最悪の操作性。さてどうしたものか。

冬休み中はひまなのでzynqで遊ぶ。 買ったもの Digilent Inc. - Digital Design Engineer's Source 秋月で購入TOSHIBA(東芝) microSDHCカード Class10 読込最大30MB/S 8GB 海外パッケージ品 SD-C008GR7AR30出版社/メーカー: TOSHIBAメディア: Personal Compu…

未使用品中古で７万で購入スペックは下記 win7 64bit pro core i5 4300U memory DDR3 8G FULLHD (IPS) 14型1.6kgなので、持ち歩く気力が出るサイズsurface pro3を買うかずっと迷ってたがたまたま発見し購入 いい点 スペックはまぁまぁ満足。普段使いなら十分…

Aurora 8B/10B 出てた。これが組み込めればいろいろと使える可能性がかなり広がる。

対策としてはレジスタを複製してレジスタあたりの受信側回路を減らしてやる。 ツールで勝手にやってくれる場合もあるらしいがよくわからんのでコードで明確に複製する。手動でレジスタをコピー process(clk) begin if(clk'event and clk='1') then copy_reg1 …

async で同期ステージ３だと通信で20クロックくらいかかってしまうらしい。 しかもvalidとかが2回出てる時があるので、やっぱり非同期でやるのは良くない。

簡単なのはvivado のプロジェクトを使う方法だが、modelsimのguiを使いたくない場合や、systemverilogを使いたい場合があり、vivadoプロジェクトだとできないことがある。（できるかもしれないけど、とりあえず）modelsimは自分でdofileまたはmakefileを作っ…

HDLからのファイル操作は正直使いにくいのでDPI-Cを使いC言語でcsv形式でデータ出力、データ入力をする関数を作り、systemverilogでデータをまとめるtaskを作り、保存読み込みに対応させた。functionでDPI-Cを読み込ませてtaskでまとめるやり方でそれなりに…

IPインテグレータを使いたかったら、自力でインターコネクト作って4kbyteの塊にしてつなげるしかないか。

アドレス解決をどうするのか、IPを見ていただけではわからなかったが、どうやらAXIインターコネクトの内部にAXI crossbarがいてそいつでアドレスマッチング可能。vivadoの場合システムインテグレータでやると簡単そうだが、自作IPの取り込みが果たしてうまく…

DPI-C systemverilogの機能で、C（C++)でかかれた関数をverilogで実行する機能。（またはその逆） 環境 xilinxは残念ながら高いmodelsimを買わなくてはならないが、alteraだとmodelsim AEがあるため無料でも可能とのこと。あとは、windowsならばMinGW等が必…

simulation settingsで変更した後 compile_simlib -simulator modelsim をtclコンソールで実行して、Run Simulation 上の動画の通りやれば大丈夫だが、上の動画だとコマンドが compile_simlib でRun Simulationでエラーだった。

絶対変換 日本の文献だとほとんどがこれ。 （CQの実践本だと相対変換だったりするが、日本の教科書的な本は絶対変換）代表的な参考書基礎電気機器学 (電気学会大学講座)作者: 電気学会出版社/メーカー: 電気学会発売日: 1984/01メディア: 単行本 クリック: 1…

どうやらVIOみたいに専用のウィンドウがあるわけではなく、アクセスはtclコマンドで実施する必要がある。IP integratorでAXI-GPIOにLEDとDIPSWをつなげたプロジェクトを作り、オープンハードウェアして、接続後以下のコマンドで動作確認。 create_hw_axi_txn…

バグってる。 固定小数点演算のhigh radix除算器の結果を見てたら、何故か「000000001400013ffec0」が固定小数点24bitでリアル表記に設定すると-1.907e-005と表記される。他の表記はあってるっぽいが・・・。

やりたいこと そこそこ大規模なプロジェクトで、各機能モジュールごとにサブプロジェクトとして管理したい。 シミュレーションのみでなく、実装検証でトップレベルデザインも機能モジュールで別個に作って実装したい時がある。 機能モジュールとすべての機能…

新しいノートPCを買おうかなと思い、少し物色条件としては トラックポイント 画面解像度1920x1080以上 軽め 2kg以下 これで物色すると、まぁthikpad一択な訳だが、候補としては以下 thikpad yoga 12.5型 1.6kg thikpad 440s 14型 1.59kg12.5型だとキーボード…

report_timing_summary -delay_type min_max -name timing1 -file timing_report.txt

適当名前のtclスクリプトファイルを作って、中身を以下のように #tortisehgのコミットダイアログが起動 exec thg commit#自動的にコミット exec hg commit -m "auto commit"このファイルを合成オプションや、インプリメントオプションでpre(開始前）、post(…

DO-AXI-BFM Xilinx Inc | DO-AXI-BFM-ND | DigiKey 85千円かー、AXI多用するなら購入するのもありかな。 でも来年度以降変わるのか？

コード上ありえない飛び方しとる・・・。とりあえず、綺麗に書きなおすか。

一般的なHDL書きの人はどの程度テストをかくのだろうか？ なんか、今回のはテストがワンパターンという恐るべきテストなのだが・・・。 なかなか巧妙にバグが隠されていて、「わざとですか？」と思うくらいバグが多くて泣ける。

ac701 pcie周りのタイミングエラーが取れず制約、合成オプション、インプリメントオプションをいじったりしてたが、どうしても取れない。x4 gen2 設定だと、userclkが250MhzでWNSが-0.4ns~-1ns程度はでる。 example designだとギリギリクリアするが他社のコ…

標準の設定 get_param general.maxThreads 2となっており、2スレッドしか使わない。これはもったいない。 使用スレッド数の変更 AR# 50345 - Vivado インプリメンテーション - Vivado でのマルチスレッドのサポートに書いてある。 例えば4スレッド使いたい場…

とりあえず、ipcatalogは諦めて、coregenからverilogプロジェクトで作ってuser_design/rtlのディレクトリをadd sourcesすれば行けそう。

std_logicからstd_logic_vectorへ signal a : std_logic; signal b : std_logic_vector(0 downto 0); begin b(0) <= a; std_logic_vectorからstd_logicへ signal a : std_logic; signal b : std_logic_vector(0 downto 0); begin a <= b(0); xilinxのilaとか…